Thông tin chung

  English

  Đề tài NC khoa học
  Bài báo, báo cáo khoa học
  Hướng dẫn Sau đại học
  Sách và giáo trình
  Các học phần và môn giảng dạy
  Giải thưởng khoa học, Phát minh, sáng chế
  Khen thưởng
  Thông tin khác

  Tài liệu tham khảo

  Hiệu chỉnh

 
Số người truy cập: 106,081,516

 Cải thiện sự kết tinh pha rắn của màng mỏng silic trên cổng cách điện YSZ với một điện cực đế.
Tác giả hoặc Nhóm tác giả: Mai Thi Kieu Lien, Susumu Horita
Nơi đăng: The Japan Society of Applied Physics (JSAP), 73rd Autumn Meeting; Số: 73;Từ->đến trang: 2-2;Năm: 2012
Lĩnh vực: Khoa học công nghệ; Loại: Báo cáo; Thể loại: Quốc tế
TÓM TẮT
Màng mỏng đa tinh thể silic chế tạo trên đế cách điện như thuỷ tinh hay nhựa hiện đang thu hút sự chú ý của các nhà nghiên cứu vật liệu trong các ứng dụng về màng mỏng transistor và diode. Để thu được màng silic đa tinh thể ở nhiệt độ thấp và chất lượng tốt, chúng tôi đã đề xuất sử dụng lớp kích thích YSZ và kết tinh pha rắn. Chúng tôi đã từng báo cáo rằng độ kết tinh của silic vô định hình trên các lớp YSZ/thuỷ tinh và YSZ/Pt/Ti/thuỷ tinh cao hơn nhiều so với kết tinh trực tiếp trên đế thuỷ tinh với thời gian kết tinh ngắn hơn. Tuy nhiên, sự phụ thuộc của tốc độ kết tinh vào thời gian kết tinh có vẻ bất thường, không theo quy luật và độ kết tịnh của màng Si/YSZ/Pt/Ti/thuỷ tinh thấp hơn so với màng Si/YSZ/thuỷ tinh. Điều này hạn chế ứng dụng lớp YSZ để chế tạo màng mỏng transistor điện cực đáy. Để loại bỏ hạn chế này, chúng tôi đã thay đổi đế từ thuỷ tinh thạch anh sang thuỷ tinh không pha tạp chất kim loại với giá thành rẻ hơn. Đồng thời chúng tôi cũng thay đổi độ dày lớp kim loại, điều kiện chế tạo lớp YSZ, và quá trình rửa mẫu trước khi chế tạo lớp silic vô định hình.
ABSTRACT
Low-temperature polycrystalline Silicon (poly-Si) thin films on insulate substrates such as glass or plastic for thin-film transistors (TFTs) and diodes applications have been attracting material researchers. To obtain a poly-Si film at low temperature and its good property, we proposed to use a stimulation layer of Yttria-Stabilized Zirconia (YSZ) and solid phase crystallization (SPC) method. We have reported that the crystalline fractions of a-Si deposited on YSZ/quartz and YSZ/Pt/Ti/quartz layers were much higher than that deposited directly on quartz substrate at lower annealing time. However, the crystalline rates versus annealing time were irregular and the crystalline fraction of Si/YSZ/Pt/Ti/quartz film was lower than that of Si/YSZ/quartz film. This limits the application of YSZ layer to fabricate bottom gate TFTs. To overcome these limitations, we have changed the substrate from quartz to non-alkali glass whose cost is cheaper, the metal thickness, the YSZ deposition conditions, and the cleaning process before a-Si deposition.
[ 2016\2016m011d025_15_45_46JSAP-Autumn_2012.pdf ]
© Đại học Đà Nẵng
 
 
Địa chỉ: 41 Lê Duẩn Thành phố Đà Nẵng
Điện thoại: (84) 0236 3822 041 ; Email: dhdn@ac.udn.vn