Thông tin chung
  English
  Đề tài NC khoa học
  Bài báo, báo cáo khoa học
  Hướng dẫn Sau đại học
  Sách và giáo trình
  Các học phần và môn giảng dạy
  Giải thưởng khoa học, Phát minh, sáng chế
  Khen thưởng
  Thông tin khác
  Tài liệu tham khảo
  Hiệu chỉnh
 
Số người truy cập: 106,996,538

 An Area-Efficient Half-Row Pipelined Layered LDPC Decoder Architecture
Tác giả hoặc Nhóm tác giả: Sabooh Ajaz, Tram Thi Bao Nguyen, Hanho Lee
Nơi đăng: Journal of Semiconductor Technology and Science (JSTS); Số: 17;Từ->đến trang: 845-853;Năm: 2017
Lĩnh vực: Kỹ thuật; Loại: Bài báo khoa học; Thể loại: Quốc tế
TÓM TẮT
ABSTRACT
This paper presents an area-efficient half-row pipelined layered low-density parity check (LDPC) decoder architecture for IEEE 802.11 ad applications. The proposed decoder achieves a good tradeoff between throughput and area because of its ability to overcome the low-throughput bottleneck in conventional half-row decoders and the highcomplexity bottleneck in fully parallel decoders. Synthesis results using TSMC 40 nm CMOS technology shows much better throughput at 10.84 Gbps and superior area efficiency, compared to previously reported LDPC decoders.
© Đại học Đà Nẵng
 
 
Địa chỉ: 41 Lê Duẩn Thành phố Đà Nẵng
Điện thoại: (84) 0236 3822 041 ; Email: dhdn@ac.udn.vn