Thông tin chung
  English
  Đề tài NC khoa học
  Bài báo, báo cáo khoa học
  Hướng dẫn Sau đại học
  Sách và giáo trình
  Các học phần và môn giảng dạy
  Giải thưởng khoa học, Phát minh, sáng chế
  Khen thưởng
  Thông tin khác
  Tài liệu tham khảo
  Hiệu chỉnh
 
Số người truy cập: 103,450,883

 Đánh giá và Hiệu suất của Bộ tách biên Sobel thực thi bằng nhiều phương pháp khác nhau.
Tác giả hoặc Nhóm tác giả: Hong. Nguyen.T.K, Cecile. Belleudy and Tuan.V.Pham
Nơi đăng: Liên bang Mỹ; Số: ISSN: 2301-380X;Từ->đến trang: 15-20;Năm: 2014
Lĩnh vực: Kỹ thuật; Loại: Bài báo khoa học; Thể loại: Quốc tế
TÓM TẮT
ABSTRACT
This paper compares various methodologies for the design of Sobel Edge Detection Algorithm on Field Programmable Gate Arrays (FPGAs). We show some characteristics to design a computer vision algorithm to suitable hardware platforms. We evaluate hardware resources and power consumption of Sobel Edge Detection on two studies: Xilinx system generator (XSG) and Vivado_HLS tools which both are very useful tools for developing computer vision algorithms. The comparison the hardware resources and power consumption among FPGA platforms (Zynq-7000 AP SoC, Spartan 3A DSP) are analyzed. The hardware resources by using Vivado_HLS on both platforms are used less 9 times with BRAM_18K, 7 times with DSP48E, 2 times with FFs, and approximately with LUTs comparing with XSG. In addition, the power consumption on Zynq-7000 AP SoC spends more 30% by using Vivado_HLS than by using XSG tool and for Spartan 3A DSP consumes a half of power comparing with by using XSG tool. In the study by using Vivado_HLS shows that power consumption depends on frequency.
© Đại học Đà Nẵng
 
 
Địa chỉ: 41 Lê Duẩn Thành phố Đà Nẵng
Điện thoại: (84) 0236 3822 041 ; Email: dhdn@ac.udn.vn